Hardware/ASIC/SoC/NoC2009.11.06 15:41
STA(Static timing analysis)는 전체 ASIC 설계 공정에서 매우 중요한 단계이다. 이 analysis는 설계상의 모든 임계경로(Critical path)들을 분석하고 Report로 이것을 나타낸다. 또한 이 Report는 각 net의 fanout 또는 capacitive loading과 같은 디버깅 정보들을 포함한다.

Static timing은 pre-layout gate-level netlist와 post-layout gate-level netlist를 수행한다.

1)Pre-layout
Pre-layout에서는 net delay를 평가하기 위해서 library에 상세화된 wire load model을 사용한다. pre-layout 동안에 같은 timing constraint(이전에 DC에 제공된)은 PrimeTime에 제공된다. 이것은 Primary I/O 신호와 clock 사이의 관계를 상술한다. 만약 모든 임계 경로들에 timing이 수용 가능하다면, constraint file은 forward annotation의 목적을 위해 DC 또는 Primetime에서 layout tool로 기입되어 질것이다. cell들의 timing driven placement를 수행하기위해서 SDF format에서 이 constraint file은 layout tool이 사용하는 logic의 각 그룹사이의 timing을 상세히 기입한다.
Posted by Act of God