Hardware/ASIC/SoC/NoC2013.06.05 09:28

Read Transaction

  • Master는 ARVALID를 인가하기 전에 ARREADY를 인가하기 위한 Slave를 기다리면 안됨.
  • Slave는 ARREADY를 인가하기 전에 인가되어지기 위한 ARVALID를 기다릴 수 있음.
  • Slave는 ARVALID가 인가되기 전에 ARREADY를 인가 할 수 있음.
  • Slave는 유효한 데이터가 가능하다는 것을 나타내는 RVALID를 인가하기 전에 인가되어지기 위한 ARVALID와 RREADY를 기다려야 함.
  • Slave는 RVALID가 인가되기 전에 RREADY를 인가하기 위한 Master를 기다리면 안됨.
  • Master는 RREADY를 인가하기 전에 인가되어지기 위한 RVALID를 기다릴 수 있음.
  • Master는 RVALID가 인가되기 전에 RREADY를 인가 할 수 있음.

Write transaction

  • Master는 AWVALID또는 WVALID를 인가하기 전에 AWREADY 또는 WREADY를 인가하기 위한 Slave를 기다리면 안됨.
  • Slave는 AWREADY를 인가하기 전에 AWVALID 또는 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 AWVALID나 WVALID 또는 둘다를 인가하기 전에 AWREADY를 인가 할 수 있음.
  • Slave는 WREADY를 인가하기 전에 AWVALID나 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 AWVALID나 WVALID 도는 둘다가 인가되어지기 전에 WREADY를 인가 할 수 있음.
  • Slave는 BVALID를 인가하기 전에 인가되어지기 위한 WVALID와 WREADY 둘다를 기다려야 함.
    Slave는 또한 Wreite response "BRESP"가 오직 write transaction의 마지막 데이터 전송 이후에 signaling되어져야 하기 때문에 BVALID를 인가하기 전에 인가되어지기 위한 WLAST를 기다려야 함.
  • Slave는 BVALID를 인가하기 전에 BREADY를 인가하기 위한 Master를 기다려야 함.
  • Master는 BVALID가 인가되어지기 전에 BREADY를 인가 할 수 있음.

Write response dependency

  • Master는 AWVALID 또는 WVALID를 인가하기 전에 AWREADY 또는 WREADY를 인가하기 위한 Slave를 기다리면 안됨.
  • Slave는 AWREADY를 인가하기 전에 AWVALID나 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 AWVALID나 WVALID 또는 둘다를 인가하기 전에 AWREADY를 기다릴 수 있음.
  • Slave는 WREADY를 인가하기 전에 AWVALID나 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 BVALID를 인가하기 전에 인가되어지기 위한 AWVALID, AWREADY, WVALID, WREADY를 기다려야 함.
  • Slave는 write response "BRESP"가 write transaction의 마지막 데이터 전송 이후 Signaling되어져야 하기 때문에 BVALID를 인가한 후 인가되어지기 위한 WLAST를 기다려야 함.
  • Slave는 BVALID를 인가하기 전에 BREADY를 인가하기 위한 Master를 기다리면 안됨.
  • Master는 BREADY를 인가하기 전에 BVALID를 기다려야 함.
  • Master는 BVALID가 인가되어지기 전에 BREADY를 인가 할 수 있음.

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Posted by Act of God
TAG AMBA AXI
Hardware/ASIC/SoC/NoC2009.12.03 22:47

개요.
  Intel 랩은 단일 실리콘으로 집적되고 대부분 Intel Architecture 코어들을 포함하는 연구단계의 프로세서인 실험적인 SCC(Single-chip Cloud Computer)를 만들어 왔다. 이것은 온-칩 네트워크(On-chip Network), 진보된 전력 관리(Advanced power management) 기술, 그리고 "message-passing"을 위한 지원과 같은 100개의 코어들과 그 이상으로 구성된 다중 코어 프로세서들로 스케일하기 위한 기술들을 통합한다.

  구조적으로 이칩은 실리콘으로 집적되는 수 많은 computer들과 유사하다. 새로운 many-core architecture는 개선된 core간 통신과 125W에서 25W 정도로 낮은 전력 소비를 달성하기 위해서 전압과 주파수를 동적으로 설정하기 위한 소프트웨어를 가능하게하는 기술을 포함하는 에너지 효율성의 관점에서 확장성을 위한 혁신을 포함한다. 이것은 Intel의 Tera-scale Computing 연구 프로그램으로 부터 최근 성공을 나타냈다. 연구는 Intel Lab 인도 방갈로, 독일의 브론즈윅, 그리고 미국의 Intel Lab 연구원들에 의해 함께 선도되었다.

SCC(Single-chip Cloud Computer)의 내부
이 연구 칩은 다음과 같은 특징을 가지고 있다.
-타일당 두 IA 코어들을 가진 24개의 Tile.
-256 GB/s bisection bandwidth를 가진 24-라우터 그물(Mesh) 네트워크.
-Message-passing을 위한 하드웨어 지원.

Source
[1] http://techresearch.intel.com/articles/Tera-Scale/1826.htm

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Posted by Act of God
Hardware/ASIC/SoC/NoC2009.11.09 20:22
제가 설계한 NoC(Network-on-Chip) Simulator 아직 개선해야될것이 너무 많습니다....ㅠㅠ. Opencore에 공개되어있구요..계속 개선할 예정입니다.

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Posted by Act of God
Hardware/ASIC/SoC/NoC2009.11.06 15:59


WDM(Wavelength-division multiplexing)
  Fiber-optic communications에서 파장분할다중화(WDM:wavelength-division multiplexing)는 서로 다른 신호를 운반하기 위해서 laser light의 서로 다른 파장(colousr)을 사용하여 단일 optical fiber에서 다중 optical carrier signals을 다중화하는 기술이다. 이것은 주파수 분할 다중화(FDM:Frequency division multiplexing)의 형태이지만 파장분할 다중화(WDM:wavelength division multiplexing)라고 불린다. wavelength-division multimplexing은 공통적으로 optical carrier에 적용되는데,  그에 반해 frequency-division multiplexing은 radio carrier에 적용된다. 그러나 wavelength와 frequency는 반 비례하고 radio와 light은 전자기 복사(electromagnetic radiation)의 형태이기 때문에 두 형태는 비슷한 형태이다.

WDM System
WDM system은 신호를 함께 결합하기위해서 transmitter에서 multiplexer를 사용하고 결합한 신호를 개별적으로 분리하기 위해서 receiver에서 demultimplexer를 사용한다. 이 개념은 197년에 공개되었으며, 첫 WDM System은 오직 두 신호들을 조합하였다.  현대 시스템은 최대 160개의 신호를 제어하고 단일 fiber pair으로 기본 10Gbit/s fiber system에서 이론적으로 1.6Tbis/s의 총 능력으로 확장 될 것이다. 대부분 WDM 시스템은 single mode fiber optical cable에서 동작하고, 그 cable은 9um의 core 직경을 가진다. 또한 WDM의 신뢰적인 형태는 multi-mode fiber calbe에서 사용되는데 이 core의 직경은 50 또는 62.5um이다. 이전 WDM 시스템은 사용하기에 비싸고 복잡하였다. 그러나 최근 표준과 보다 나은 동적 WDM 시스템은 배치하기위해서 낮은 값을 가지고 있다. Optical receiver는 laser source와 상대적으로 광대역 장치를 위한 목적으로 이용된다. 그러므로 demultiplexer는 WDM 시스템에서 receiver의 wavelength 분리감도을 제공하여야 한다. WDM 시스템은 여러 다른 wavelength 형태로 나누어진다. 전통적인 또는 coarse 그리고 dense WDM. 전통적인 WDM 시스템은 1550nm 주변에서 silica fibers의 3rd transmission window(C-band)에 최대 16 channel들을 제공한다. DWDM은 같은  transmission window를 사용하지만 고밀도 channel 공간을 사용한다. channel plans는 변하지만, 전형적인 시스템은 50GHz 공간에서 80 channel 또는 100GHz에서 40channel을 사용 할 것이다. 약간의 기술들은 25GHz 공간을 사용할 수 있다(Ultra dense WDM이라 부르기도 한다). 새로운 amplification option은 L-band에서 이용가능한 wavelength의 확장을 가능하게 한다. 전통적인 WDM과 DWDM에 상대적으로 CWDM은 정교하지 않고 싼 transceiver 설계를 허용하기 위해서 증가된 channel 공간을 사용한다. 단일 fiber CWDM에서 16channel을 제공하기 위해서 두 window를 포함하는 second, third transmission window(각각 1310/1550nm)사이의 전체 주파수 대역을 사용한다.

CWDM(Coarse Wavelength Division Multiplexing)
CWDM은 DWDM(ense WDM)보다 넓은 Channel 공간으로 특성을 나타내며, 여러 clients, services and protocols를 위한 metropolitan area에서 전송 network로서 사용된다. CWDM system을 위한 일반적인 central wavelenghts는 상위 wavelength와 하위 wavelength 경계를 정의하기 위해서 참고로 사용된다. 이 경계는 모든 상태와 같은 사간에서 transmitter의 wavelength에서 제한을 정의한다.

상위 wavelength 경계 =  channel의 central wavelength + central wavelength 편차.

하위 wavelength 경계 = channel의 central wavelength - central wavelength 편차.

1271nm ~ 1611nm 범위 내에 CWDM grid wavelength는 아래 표에 나타나있다. 'c'(진공 상태에서의 빛의 속도)의 값은 wavelength 사이의 변환을 위해서 사용되고 frequency는 2.99792458 x108m/s이다.

Nominal central wavelengths(nm) for spacing of 20nm
1271
1291
1311
1331
1351
1371
1391
1411
1431
1451
1471
1491
1511
1531
1551
1571
1591
1611

Appendix
Wavelength grid
-Wavelength grid는 허용되는 일반적인 central wavelength를 나타내기 위해서 사용되는 진공 optical wavelength의 참조 집단이다

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TAG wdm
Hardware/ASIC/SoC/NoC2009.11.06 15:57

Wormhole routing

  비록 Virtual cut-through와 circuit Switching이 경로의 길이에 상대적으로 독립적인 낮은 네트워크 Latency를 제공할지라도, virtual cut-through는 블럭킹된 패킷을 버퍼에 저장하고 Circuit switching은 패킷들 사이의 채널들의 공유를 지원하기 위한것을 어렵게 만든다. Wormhole routing은 Dally와 Seitz에 의해 제안되었으며, 비슷한 네트워크 Latency 일 때 패킷들 사이의 채널들을 공유하는 어려움을 해결하기 위해서 설계 되었다. Wormhole routing은 또한 switching에서 cut-through 방법을 사용한다. 패킷은 전송을 위해서 많은 flit들(Flow control digits)로 나뉜다. 한 flit의 크기는 개개의 채널 폭에서 시스템 파라미터에 의존한다. 일번적으로 한 flit을 구성하는 bit들은 두 라우터 사이에 병렬로 전송된다. 피킷의 헤더 flit 또는 flit 들은 라우트를 제어하고, 헤더가 특정 route를 따라서 이동하기 때문에, 남아있는 flit들은 파이프라인 방식으로 뒤 따른다. 만약 헤더 flit이 이미 사용되고 있는 채널과 만난다면, 채널이 이용 가능할 때 까지 블럭킹된다.

  Wormhole routing의 파이프라인되는 성질은 두가지 긍정적 영향을 나타낸다.
첫째로, 네트워크의 회선쟁탈의 없음은 경로 길이에 상대적으로 영향을 받지 않는 네트워크 Latency를 만든다.
둘째로, 각 중간 노드에서 큰 패킷 버퍼는 미연에 방지되고 오직 작은 FIFO flit 버퍼를 필요로한다.

  Wormhole routing은 store-and-forward routing 이상의 몇 몇 이점을 가지고 있다. store-and-forward routing에서 만약 한 b-flit 메시지를 길이 d인 경로로 운반한다면, 그리고 지연이 없다고 한다면, 이것은 bd step(각 channel은 각 step에서 하나의 flit을 전송한다고 가정)에서 목적지에 도착할 것이다.
  Wormhole routing에서 그러나 처음 flit은 메시지의 나머지를 기다리지 않는다. 이것은 그러므로 d step이후에 이것의 목적지에 도착한다. 그리고 메시지의 마지막 flit은 d+ b-1 step이후에 도착한다. 시간의 차이는 wormhole router에 의해 network edge의 더 나은 이용성 때문이다. 게다가 latency를 감소시키기 위해서 wormhole routing은 작고, 빠른 스위치로 구현되고 Optical communication에서 실제 모델이다라는 이점을 가지고 있다.
  Wormhole routing에서 주요 장애는 회선 쟁탈이다. 이것은 보통 traffic 조차에서도 발생하것이며, 높은 메시지 latency에 이른다.
  언제 어떤 메세지든지간에 회선 쟁탈 때문에 진행이 불가능하고, header와 data flit들은 network에서 제거 되지 않는다, 대신에 메시지는 모든 Channel들을 점유한다. source에서 목적지까지 경로를 따라 각 channel은 그 시간에 점유되기 때문에 이것은 전체 메시지가 그 채널을 통과 할때 까지 계속된다.  회선쟁탈은 어려워지고 메시지 latency는 받아들일 수 없게 높게 될것이기 때문에 성능은 감소된다.
  한 제안은  Latency와 회선 쟁탈을 감소시키기 위해서 몇몇 Channel들을 지원하기 위한 Link를 허용하는 것이다(Link bandwidth를 증가 시키기 위해서). 우리는 이 방법이 wormhole routing방법을 실제 많은 개선을 할 것이다라는 것을 보여 줄것이다.
  우리는 이것을 보여주기 전에 wormhole routing의 영역에서 결과에 대한 주어진 역사적인 개요를 시작하고 임의의 경로 모집에서 wormhole routing을 위한 upper와 lower bound를 나타낸다.

1.Wormhole Routing의 역사.
  Wormhole routing은 대규모 병령 컴퓨터의 최근 세대에서 routing 방법으로 선택 되었다. 이것은 Dally와 Seitz의 논문에서는 Deadlock을 피하기 위한 Wormhole routing 알고리즘의 설계를 제안하였다. 이 문제의 해법은 worm은 cycle형태가 되지 않게 가상 network를 구성하고, 몇몇 가상 channel과 경쟁하기 위한 각 link를 허용하는 것이다. 가상 channel은 link에 의해 제공되는 물리적 wire를 공유한다, 그러나 switch는 각 가상 channel를 위해 개별적인 buffer를 유지한다.

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  NxN Crossbar Network는 N 개의 Output port들과 N 개의 Input port들을 서로 연결하며, N Input Port들은 상응하는 교차지점에서 Node Switch에 의해 output port들에 연결 될 것이다.
  Crossbar topolgy는 input-output 연결에서 공간 분할 다중화(Space division Multiplexing)을 사용하고 모든 Input-Output연결은 이것이 가지고 있는 특정 목적의 Data 경로를 가진다. 이것은 Crossbar가 상호연결 경쟁(Interconnect contention)에 자유롭다는것을 의미한다.
  Crossbar Network의 교차점에서 Nodeswitch는 간단한 CMOS pass gate 또는 Tri-state CMOS buffer를 사용하며, 두 CMOS는 다른 Network topology에서 사용된 Node switch와 비교하여 상대적으로 간단하다.
  모든 bit는 긴 상호연결선을 통해 전달되며, Input과 Output을 연결한다. 또한 같은 열에 연결된 Node switch와 N switch들의 Input gate들을 toggle한다.
  Input Port 에서 부하는 wire capacitance와 N switch들의 Input Capacitance의 합이이다. 몇몇 Crossbar switch network에서는 목적지 경쟁(Destination contention)을 해결하기 위해 모든 교차점에 buffer를 사용하다. 이 글에서는 목적지 경쟁이 제어기에 의해 이미 해결되었다고 가정한다. 즉 Crossbar network의 전력 모델에서 필요한 buffer없다고 가정한다.

  위 그림은 Crossbar switch network의 Thompson Embedding을 보여준다. Thompson model에서 mapping은 straightforward이고, Crossbar switch fabric에서 총 bit Energy는 아래 방정식에 설명 된다.
E_bit_crossbar = N x E_Sbit + 8N x E_Tbit
E_Sbit : switch에서 bit energy.
E_Tbit : Thompson grid wire의 Bit Energy.
  각 Crossbar node switch는 4개 degree를 가진다. 하지만 두 Port는 feed-through ports로 사용된다. 그래서 2x2 Thompson grids를 차지한다고 가정한다, 두개의 여분의 grid는 각 Node switch에서 가로와 세로를 상호 연결하기 위해 필요하다. Input i에서 Output j를 경유하는 각 bit는 Input port i와 Output port j에 연결된 두 상호연결 선을 전달 될 것이다. 각 상호연결은 4N의 Thompson grid의 길이를 가진다.
  Crossbar는 상호연결 경쟁에 자유로은 잇점이 있지만, Input port와 Output Port N의 수에 Bit Energy는 선형적으로 증가할 것이다.

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  패킷을 보내기전에 송식측에서 수신측까지 가는 경로를 모두 리스트로 만들어 패킷의 헤더에 넣어 보내는 방식으로서 확장성에 제한이 있다.

  네트워크의 모든 topology를 서전에 송신측에서 알고 있어야 하며, 이를 패킷의 헤더에 넣어야 하는데 패킷의 헤더에 넣는 정보량은 제한적이다.source routing 알고리즘에서 필요한 입력은 route code로서 이것은 source tile에서 목적 tile까지 전체경로를  부호화한다. 각 Router에서 packet이 route될 수 있는 방향은 5가지로서 North(N), South(S), East(E), West(W) 그리고 Core(C)이다. 각 방향은 아래 표에서 보여지는 것과 같이 code로서 표현된다.

Direction  Decimal code  Binary code
 N  0  000
 S  1  001
 E  2  010
 W  3  011
 C  4  100

 route code의 가장 오른쪽의 3 bits는 출력 방향을 결정한다. source routing은 route code의 가장 오른쪽의 3bits를 읽음으로서 구현된다. 그리고 이어서 code를 오른쪽으로 3bits Shift 시킨다. 만약 3 x 3 torus topology에서 tile 9에서 tile 1까지 packet들을 9->8->0->1의 경로를 따라 보낸다고하면 Route code는 W->S->E->C가 될 것이다. 이것을 계속한다. W(011)->S(001)->E(010)->C(100) = 100 010 001 011 = 2187이 된다.

 Deterministic XY, Adaptive Odd Even(OE).

-XY와 OE routing 알고리즘에서 필요한 입력은 목적 Tile의 Tile ID이다.

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Modulator
-빛의 빔을 제어하기위해 사용.

Detector
- 빛을 Photocurrent로 변화 시킴.

TIA(Transimpedance Amplifier)
-Photocurrent를 digital voltage 신호로 변화 시킴.

WDM(Wavelength Division Multiplexing)
-다중 laser source, bradband laser 그리고 on-chip filter를 사용하여 구현하며, 같은 Waveguide에 다른 여러 파장의 신호들을 동시게 가능하게 한다.

Modulator -> Waveguide -> Detector -> TIA (Photocurrent -> Electrical Voltage).

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Posted by Act of God
TAG ONoC
Hardware/ASIC/SoC/NoC2009.11.06 15:45
미래의 Silicon 기술은 Chip size가 조금 증가하는 반면 Gate Delay는 Wiriing delay에 비해서 감소되어질 것으로 예측된다.
Chip에서의 wire에 대한 지연은 Clock 주기 이상으로 확장 될 것며, 이 추세는 전자기파(비투전율 을 가진 동종 매체에서 초당 v = (0.3/∈)mm)의 유한 전파 속도 명백한 결과이다. 10GHz Clock 주파수와 50nm technology에서 예측된 chip die edge는 약 22 mm일 것이며, 이상적인 예로서 ∈=1에서 대각선으로 Chip을 가로지르는 신호에 대한 Delay은 약 100ps 또는 1 Clock 주기이다. 2 clock 주기의 하한은 ∈>1을 가진 일반적인 매체에 적용된다.

명백하게, 실제 interconnection에서 신호 전파는 이 하한보다 많이 느리다. 그리고 낙관적인 예상은 50nm technology를 사용하여 만들어진 chip에서 6~10 Clock cycle사이의 매우 최적화된 전역 Wire에서 전파지연을 평가한다.

Appendix
relative permittivity[비투전율]
-주어진 매체의 진공에서 전계 강도의 비.

Reference
[1] Luca Benini, Giovanni De Micheli, "Networks on Chips: A New SoC Paradigm".

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STA(Static timing analysis)는 전체 ASIC 설계 공정에서 매우 중요한 단계이다. 이 analysis는 설계상의 모든 임계경로(Critical path)들을 분석하고 Report로 이것을 나타낸다. 또한 이 Report는 각 net의 fanout 또는 capacitive loading과 같은 디버깅 정보들을 포함한다.

Static timing은 pre-layout gate-level netlist와 post-layout gate-level netlist를 수행한다.

1)Pre-layout
Pre-layout에서는 net delay를 평가하기 위해서 library에 상세화된 wire load model을 사용한다. pre-layout 동안에 같은 timing constraint(이전에 DC에 제공된)은 PrimeTime에 제공된다. 이것은 Primary I/O 신호와 clock 사이의 관계를 상술한다. 만약 모든 임계 경로들에 timing이 수용 가능하다면, constraint file은 forward annotation의 목적을 위해 DC 또는 Primetime에서 layout tool로 기입되어 질것이다. cell들의 timing driven placement를 수행하기위해서 SDF format에서 이 constraint file은 layout tool이 사용하는 logic의 각 그룹사이의 timing을 상세히 기입한다.
Posted by Act of God