Hardware/ASIC/SoC/NoC2009.11.06 15:45
미래의 Silicon 기술은 Chip size가 조금 증가하는 반면 Gate Delay는 Wiriing delay에 비해서 감소되어질 것으로 예측된다.
Chip에서의 wire에 대한 지연은 Clock 주기 이상으로 확장 될 것며, 이 추세는 전자기파(비투전율 을 가진 동종 매체에서 초당 v = (0.3/∈)mm)의 유한 전파 속도 명백한 결과이다. 10GHz Clock 주파수와 50nm technology에서 예측된 chip die edge는 약 22 mm일 것이며, 이상적인 예로서 ∈=1에서 대각선으로 Chip을 가로지르는 신호에 대한 Delay은 약 100ps 또는 1 Clock 주기이다. 2 clock 주기의 하한은 ∈>1을 가진 일반적인 매체에 적용된다.

명백하게, 실제 interconnection에서 신호 전파는 이 하한보다 많이 느리다. 그리고 낙관적인 예상은 50nm technology를 사용하여 만들어진 chip에서 6~10 Clock cycle사이의 매우 최적화된 전역 Wire에서 전파지연을 평가한다.

Appendix
relative permittivity[비투전율]
-주어진 매체의 진공에서 전계 강도의 비.

Reference
[1] Luca Benini, Giovanni De Micheli, "Networks on Chips: A New SoC Paradigm".

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